J-K Flip-Flop 'u

Bu flip-flop 'ta J, K bilgi girişleri ile clock girişi bulunmaktadır. Ayrıca Preset ve Set gibi senkronsuz kontrol girişleri de bulunabilir. Her türlü giriş bilgisine göre çıkışı vardır. Yani daha önceki flip-flop 'larda olan belirsizlik durumu yoktur. Girişlerden biri lojik-1 veya lojik-0 olduğunda clock kenarı tarafından Set veya Reset olur. Eğer clock kenarı oluştuğunda her iki giriş lojik-0 ise clock gelmeden önceki durumu korur.

Bunun yanında her iki giriş lojik-l ise clock kenarının meydana gelmesiyle birlikte flip-flop konumunu değiştirecektir. Diğer bir deyimle clock 'tan önce Set olmuş ise clock 'tan sonra Reset olacaktır. Böylece R-S flip-flop 'larındaki S=R=1 konumunda oluşan belirsizlik durumu ortadan kaldırılmış olur.

Bu Flip-flop 'lar genellikle clock 'un ön duvarı (leading-edge) yerine, arka duvar (trailing edge) tarafından tetiklenirler. Şekil 2.7 'de J-K tipi Flip-flop 'un devresi ve geçiş tablosu görülmektedir.

- a -   Qn   J-----K Qn + 1 0-----0 Qn Bir önceki konumun aynısı 0-----1 0 (Clear) 1-----0 1 (Set) 1-----1 Bir önceki konumun tersi - b - - c - Şekil 2.7 - JK Flip-Flop 'u a. Sembolü b. RS flip-flop 'a AND kapıları bağlayarak yapılan J-K flip-flop 'u ve geçiş tablosu c. Transistörlü J-K flip-flop 'u.

Master Slave JK Flip-Flop 'u

İkinci tip JK flip-flop 'u master-slave JK flip-flop 'u dur. Master slave tipi tetikleme, seri bağlı kilitlemeli 2 adet flip-flop 'la gerçekleştirilir. Birincisine nıaster (ana), ikincisine slave (köle) denir. Şekil 2.8 c 'de ki blok diyagramdan görüleceği gibi, pozitif clock darbeleri master 'e uygulanır. Bu pals slave 'e uygulanmadan "değil" (invert) işlemine tabi tutulur. Bu durumda CK=1 'dir ve master kontrol durumundadır.
Bu anda =0 olduğundan slave RS flip-flop 'u konum değiştirmez. Q tp zamanı boyunca değişmez. Clock darbesi bitince, yani CK=0 olduğundu =1 olur. Bu anda master konum değiştirmez. Buna karşılık slave kontrol durumuna geçer ve Şekil 2.8 - d 'de görülen tabloyu izler.

Qm=1, m=0 ise; Q=1 ve =0 'dır.
Qm=0, m=1 ise; Q=0 ve =1 olur.

Bu durumda clock darbeleri arasındaki boşlukda Qn, Q çıkışına aktarılır. Yani bir clock boyunca Q durum değiştirmez, clock bitiminde Qm, Q çıkışına aktarılır. Clock darbeleri boyunca JK bilgi girişleri değişmemelidir.

- a - J K Q.......... 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0..........1 0..........1 1..........0 1..........0 1..........0 0..........1 1..........0 0 ..........1 - b - - c - J K Qn+1 0 1 0 1 0 0 1 1 Qn 1 0 n - d - Şekil 2.8 - a. Master Slave JK flip-flop sembolü b. Lojik devresi ve geçiş tablosu c. Blok diyagramı d. Bilgi geçiş tablosu