Eş Zamanlı Tetikleme

Tetiklemeli RS, T, J-K ve D tipi Flip-flop 'larda, tetikteme (clock) ve senkronize çalışma girişleri vardır. Senkron girişine tetikteme palsi uygulanmasının yararı tüm sistemin aynı anda çalışmasıdır.

Flip-flop 'larda tetikleme üç şekilde olabilir.
1. DC tetikleme
2. Kenar tetikleme
3. Master-Slave tipi tetikleme.

DC ve kenar tetiklemede; tetikleme palsinin pozitife veya negatife geçerken belli bir gerilim değerinde flip-flop işlemini yapar. Uygulanan bir kare dalganın her iki kenarında (yani yükselme ve düşme anlarında) tetikleme yapılamaz. Tetikleme sadece pozitif veya negatif geçişlerden bir tanesinde olur. Bilgi girişleri yapıldığı sürece her tetikleme palsinde bilgi çıkışa aktarılır. Bilgi, çıkışa yüksek hızlı tetikleme ile tetikleme palsinin yükselme veya düşme zamanında aktarılır. Gürültü faktörünün az olması için, tetikleme palsinin yükselme ve düşme hızlarının yüksek olması gerekir. Bu tip çalışmaların gerçekleşebilmesi için, bu yükselme veya düşme zamanlarının 200 ns (nano/saniye)'den az olması gerekir.

Master-Slave tipi tetikleme ise iki anahtardan oluşur. Bunlar master (ana) anahtarı ve Slave (köle) anahtarlarıdır. Clock girişine göre bu tip tetikleme Şekil 2.4 'de görüldüğü gibi dört aşamadan oluşur.

Bu şekildeki kontrolün en önemli noktası, bilgi (data) girişlerinin kontrolü sırasında, girişlerin çıkışa direkt olarak bağlanamamasıdır. Yani giriş ile çıkış arasında mutlaka bir izolasyon gerektirir.
Şimdi de bu çalışmalarda "'Clock skew" adı verilen önemli bir olayı açıklayalım. Şekil 2.5 a 'da görüldüğü gibi iki flip-flop 'un aynı clock devresinden beslendiğini varsayalım. Yalnız bu flip-flop 'ların yüklerinin farklı olması sebebiyle iki ayrı sürücüye gereksinme duyulur. Şekil 2.5 b 'de bu sürücülerin farklı gecikmelerinin dalga şekilleri görülmektedir. Burada t_ph1, kapıların 1 'den 0 'a geçişteki propagasyon gecikmesini göstermektedir. Δph ise iki kapı arasındaki propagasyon gecikmesini gösterir. Kenar tetiklemeli J-K tipi flip-flop 'larda minimum propagasyon gecikmesi 10 ns 'dir. Şekilde görülen Δph, 10 ns 'den büyük olursa n sayıdaki flip-flop 'ların tümü tetiklenmeden konum değiştirir. Dolayısıyla yanlış bilgi geçirilmiş olur. Demek oluyor ki maksimum Clock Skew zamanı 10 ns 'dir.

Genel olarak bu zaman;
Tclock skew (max) = Tpd_(FF) -Th_(FF) şeklinde ifade edilir.

Burada;
Tpd_(FF) = Flip-flop 'un minimum propagasyon zamanı.
Tb_(FF) = Flip-flop 'un maksimum tutma zamanıdır.

Tutma zamanı: Clock darbesinin % 50 'ye düştükten sonra bilgi girişlerinin sabit kalması gereken zaman uzunluğu olarak tanımlanır. Diğer taraftan, clock darbesini uygulamadan önce ve clock süresince bilgi girişlerinin sabit tutulması gereken zaman uzunluğuna da kurma zamanı denir. Bu zaman, clock darbesi kenarının çıkışları uyaran % 50 'lik noktasından ölçülen değerdir. Tutma ve kurma zamanları
şekil 2.5 - c 'de görülmektedir.

Tetiklemeli RS (RST-RESET/SET/TRIGGERRED) Flip-Flop

Bu tip Flip-flop 'da RS girişleri değiştirilse bile, tetikleme palsi olmadığı sürece çıkış konum değiştirmez. Örnek olarak bu flip-flop 'un önemini şöyle açıklayabiliriz. Bir hesap makinasıyla toplama işlemini yapmak isteyelim. Rakam bilgisi binary formu şeklinde flip-flop 'lara verilir. Clock sinyali 0 veya 1 durumuna getirilerek (entegrenin duvar tetiklemesine göre) devrelerde hesabı yapılan rakamların bu devrelere girişi önlenir.
Şekil 2.6 - b 'de görüldüğü gibi N₃ ve N₄ kapıları kilitleme işlemini yapar. N₁ ve N₂ kapıları ise clock'tan sonra Flip-flop 'un alacağı programı hazırlarlar. Bu tip flip-flop 'larda S ve R 'nin clock 'la senkronlu olması gerekir. Bu bakımdan N₁ ve N₂ kapılarına clock aynı anda uygulanır.

Şekil 2.6 b 'deki tablodan görüleceği gibi clock 0 iken ve S=1, R=0 veya S=0, R=1 yapacak olursak N₃ ve N₄ girişlerinin her ikisi de 0 olacağından, RS Flip-flop 'unda belirtildiği gibi Q ve konum değiştirmeyecektir. Yani burada da N₃ ve N₄ bilgi kilitlemesi yapar. S=1, R=0 yapıldıktan sonra clock 1 yapılırsa N₁ çıkışı 1, N₂ çıkışı 0 olacağından Q=1 ve =0 olur. Görüldüğü gibi program RS 'ye uygulandıktan sonra, clock 'la çıkışa iletilmiş olur. Bu tip flip-flop 'larda bilgi (RS) ve clock girişlerinden bağımsız olarak, ayar ve silme işlemleri yapan PRESET ve CLEAR girişleri de vardır. Başka bir deyimle flip-flop 'a, senkronsuz olarak ayar ve silme işlemleri yapar. Bu flip-flop 'un sakıncası R=S=1 olduğu andaki belirsiz durumudur. Şekil 2.6 'da bu Flip-flop 'un şekilleri görülmektedir.

- a -

Clock	S	R	Preset	Clear	Q...................
X	X	X	1	1	Belirsiz
X	X	X	1	0	1...................0
X	X	X	0	1	0...................1
1	1	0	0	0	1...................0
1	0	0	0	0	1...................0
1	0	1	0	0	0...................1
0	1	0	0	0	0.....Değişmez
0	0	1	0	0	0.....Değişmez